module logic_data_type (
    input logic rst_n
);
    parameter CYCLE = 20;
    logic q,q_1,d,clk,rst_1;
    initial begin
        clk = 0;                      // 过程赋值
        forever # (CYCLE/2) clk=~clk;
    end

    assign  rst_1 = ~rst_n;           // 连续赋值
    not n1(q_1,1);                    // q_1被门驱动
    my_dff d1(q,d,clk,rst_1);         // q被模块驱动
endmodule
